针对综合 对Verilog 初学者有用的整理
ref (原文件名:verilog_经验(适合初学者).doc) http://cache.amobbs.com/bbs_upload782111/files_33/ourdev_585849OJ54KV.docweb 先记下来： 一、不使用初始化语句； 二、不使用延时语句； 三、不使用循环次数不肯定的语句，如：forever，while等； 四、尽可能采用同步方式设计电路； 五、尽可能采用行为语
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