Moelsim中无法仿真的问题

Modelsim中没有自动显示出仿真波形 最近在使用quartus编写verilog时发现编译通过了并且无报错的情况下，RTL仿真没有自动显示出波形。发现是testbench文件中文件名和module后的文件名不一致导致的，附上以led为例的解决办法。 此时可以看到，文件通过了编译。但是当我点击RTL仿真之后却看不到仿真界面。 可以看到，我的module名为verilog1，而testbench文

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