用verilog实现有符号数的加法

时间 2019-12-11

标签 verilog 实现符号加法繁體版

原文原文链接

1. 补码简介code 补码只不过是用来表示带符号数而已．补码的原则是：正数的补码是其自己，也就是原码．负数的补码是各位取反后加1．也就是其反码加1．ip eg1： +0 ：0_000_0000 input -0 ：反码：1_111_1111，加1后溢出了，仍然为：0_000_0000；io 因此正负0的补码表示是同样的。function eg2：class +1 ：0_000_0001 ；

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