异步FIFO学习笔记
设计思路 w_clk与r_clk不同步，跨时钟域 需要模块： 1、读控制 2、写控制 3、双口RAM 4、Bin2Gray（跨时钟域---亚稳态---需要使用格雷码---减少亚稳态的概率） 5、SYN同步（将w_addr送到读控制模块----比较地址差判断空满，需要r_clk对w_addr同步） （将r_addr送到写控制模块----比较地址差判断空满，需要w_clk对r_addr同步） 简单来说
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