异步FIFO学习笔记

时间 2021-05-23

标签 FPGA 数字IC Verilog 繁體版

原文原文链接

设计思路 w_clk与r_clk不同步，跨时钟域需要模块： 1、读控制 2、写控制 3、双口RAM 4、Bin2Gray（跨时钟域---亚稳态---需要使用格雷码---减少亚稳态的概率） 5、SYN同步（将w_addr送到读控制模块----比较地址差判断空满，需要r_clk对w_addr同步）（将r_addr送到写控制模块----比较地址差判断空满，需要w_clk对r_addr同步）简单来说

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1. Vefilog学习笔记（五）：异步FIFO
2. FPGA学习之异步FIFO
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4. 读书笔记------------------异步FIFO设计
5. 学习笔记——异步
6. SoC之异步FIFO（async fifo）
7. 异步FIFO
8. 异步FIFO设计
9. 异步fifo简介
10. 关于异步FIFO
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