遇见BUG（2）去掉你的增量编译使能！
在使用Verilog进行项目开发的时候会遇到各种各样的错误，语法错误还好，容易排查，但是遇到了逻辑错误以及其他隐形的错误总是让人头大，下面这个问题，用一种非人类语言提示的错误，着实让人望而生畏，不过也并非不能解决，这得益于前人遇到过这种问题，并给出了解决方案，见文末参考链接。
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