FPGA时序分析基础（二）：vivado中经常使用的时序约束命令

时间 2020-07-24

标签 fpga 时序分析基础 vivado 中经常使用的约束命令繁體版

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目录 1、vivado中cell port net 和pin之间的关系 2、基本的命令 get_* 3、时序分析中经常使用的约束命令 1、vivado中cell port net 和pin之间的关系 cell 通常指咱们在代码中实例化的模块，也能够是咱们综合后能够看到的LUT、block RAM 、DSP、MMCM以及PLL等。 pin 每一个cell都有相应的pin，也即模块的输入输出信号，并不

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