AXI总线基本知识：（基于uart_lite IP核）

时间 2020-12-30

标签 axi_lite fpga 栏目主板繁體版

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1.属于片内总线 2.Uart_lite IP核接口描述： ACLK 主从设备交换数据的时钟信号 ARESETN 从模块复位信号 INTERRUPT 中断信号 AWADDR[3:0] 写地址 AWVALID 写地址有效标志 AWREADY 写地址通道握手信号 WDATA[31:0] 写数据 WSTRB[3:0] 写数据选通信号，指明数据总线哪个字节有效，在AXI-uartlite中此信号不起作用

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