菜鸟作设计必看！有关如何作设计的总体思路，以及可否综合的笔记

对Verilog 初学者比较有用的整理(转自它处)前端 做者: Ian11122840 时间: 2010-9-27 09:04 标题: 菜鸟作设计必看！有关如何作设计的总体思路，以及可否综合的笔记 所谓综合，就是把描述语言转化成能硬件实现的电路，学verilog的时候，没有人给我说要不要考虑可否综合的问题 ~ 看了5本书，竟然没有一本书讲到可否综合，因此设计出来的程序彻底不能用~ 并且，书中都是讲

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