Xilinx Artix-7 FPGA 之实现DEMO工程并烧写
一、主要目的 使用vivado 15.4 创建A7 FPGA工程 Verilog、约束等资源文件的编写及添加 程序的仿真 程序烧入固化 二、创建 A7 FPGA Vivado 工程 （1）选择新建工程： （2）项目名称及保存路径 （3）选择工程类型 在下面的对话框中默认选择RTL Project, 因为我们这里使用verilog行为描述语言来编程。下面的 Do not specify source
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