FPGA之UART(三)

module uart_test( input sys_clk_p, input sys_clk_n, input rst_n, input uart_rx, output uart_tx ); 在模块uart_test中，定义了差分时钟输入脚，复位输入脚，数据接收输入脚和数据发送输出脚。web IBUFDS sys_clk_ibufds

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