FPGA之UART(二)

这篇笔记主要记录对uart_rx模块的理解： module uart_rx #( parameter CLK_FRE = 50, parameter BAUD_RATE = 115200 ) ( input clk, input rst_n, output reg[7:0] rx_data, output reg rx_data_valid, input rx_data_ready, input

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