简易VCS使用

使用VCS简易流程： 举例，mux的verilog实现： 1、mux.v文件 module mux(a, b, c, d, en, sel, z); input [3:0] a, b, c, d; input en; input [1:0] sel; output [3:0] z; reg [3:0] z; always @(en or sel or a or

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