[Verilog] 实现数字钟（自动计时+手动校准+倒计时+设置闹钟）附完整源代码

数字钟 是大二小学期数字电路课程设计的题目 所有源码和报告见：https://download.csdn.net/download/qq_41683065/11446206web 文章目录 写在前面的话 2020.07.02 Verilog的重要知识点 模块1：分频模块 模块2：自动计时模块 自动计时 继承手动计时 模块3：手动模块 3.1 模式设定模块 3.2 手动调整模块 3.1模式设定模块和

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