天天进步一点点------Allegro PCB

           Allegro PCB             

 

1.如何在allegro中取消花焊盘(十字焊盘)

 

set up->design parameter ->
shape->edit global dynamic shape parameters->Thermal relief connects ->
Thru pins ,Smd pins -> full contact

 

2.allegro 中如何设置等长

 

setup -> constraints->electrical->net->routing->Min Max Propagation delays
选择要等长的net->右击->create->pin pair->选择pin
修改 prop daly 的min 和max项

 

3.如何设置allegro的快捷键

 

修改文件 $inst_dir\share\pcb\text\env 或 $inst_dir\pcbevn\env
快捷键定义以下:
alias F12 zoom out
alias ~R angle 90 (旋转90 度)
alias ~F mirror (激活镜相命令)
alias ~Z next (执行下一步命令)
alias End redisplay(刷新屏幕)
alias Del Delete(激活删除命令)
alias Home Zoom fit(全屏显示)
alias Insert Define grid(设置栅格)
alias End redisplay
alias Pgdown zoom out
alias Pgup zoom in

alias F12 custom smooth
alias Pgup slide
alias Pgdown done
alias Home hilight
alias End dehilight
alias Insert add connect
alias Del Delete

 

4.如何在allegro中删除有过孔或布线的层时不影响其余层

 

1.输出specctra的dsn文件
allegro->file->export->router->demo.dsn->run
2.产生session文件
specctra(pcb router)->file->write->session->demo.ses->ok
3.删除某一层中的布线和过孔
delete(ctrl+D)->..
4.删除allegro中的板层
setup->cross section->鼠标右键->delete
5.导入session文件
allegro->file->import->router->demo.ses->run

也可先将经过该层的过孔先替换成顶层焊盘,删除该层之后再替换回来

 

5.如何在Allegro中同时旋转多个零件

 

1.Edit->Move 在Options中Rotation的Point选User Pick 
2 再右键选Term Group 按住鼠标左键不放并拉一个框选中器件 多余的可用Ctrl+鼠标左键点击去掉.
3. 选好需总体旋转的器件后 右键complete.
4. 提示你Pick orgion 鼠标左键选旋转中心.
5 下面右键选rotate 便可旋转了.

 

6.allegro 16.0 透明度设置

 

display->colour/visibility->display->OpenGL->Global transparency->transparent

 

7.allegro Drill hole size is equal or larger than smallest pad size.Pad will be drilled away.提示

 

Drill hole size is equal or larger than smallest pad size.Pad will be drilled away.
不用理睬这一提示

 

 

 

8.ALLEGRO 如何生成钻孔文件

 

Manufacture -> NC -> Drill Customization->auto generate symbols
Manufacture -> NC -> Drill Legend
Manufacture -> NC ->NC parameters->enhanced excellon format->close
Manufacture -> NC -> NC Drill->auto tool select->optimize drill head travel

 

 

 

9.CAM350如何正确导入钻带文件

 

导进去后MACRO->PLAY->选择(CAM350--SCRIPTS)PADS_DRILL->选择钻带的REP文件
还没测试过，rep文件从哪儿来的呢

 

 

 

10.allegro 如何设置route keepin,package keepin

 

1.setup->area->route keepin,package keepin ->画框
2.edit ->z-copy->options->package keepin,route keepin->offset->50->点击外框

 

 

 

11.allegro 中如何禁止显示shape

 

彻底禁止的方法没找到

setup->user preference editor->display->display_shapefill->输入一个较大的数
shape在显示时就不是那么显眼了

set-user preference editor-shape-no shape fill(v)

 

 

 

12.如何在allegro设置自定义元件库路径

 

在下面两个位置添加自定义元件的路径
Setup->User Preferences Editor->Design_paths->padpath
Setup->User Preferences Editor->Design_paths->psmpath

 

1.在allegro中如何修改线宽

 

在Allegro的Setup－>constraints里的set standard values中可定义每一层走线的宽度，好比，能够定义VCC和GND的线宽为10 Mil。在铺铜时注意shape－>parameters里一些线宽的定义是否设置成DRC Value。

allegro 16.0:
setup ->constraints->constraint manager->
physical->physical constraint set->all layer->laye width min->4mil

 

 

 

2.allegro 的gloss功能

 

45度角转换
rote -> gloss-> parameters-> line smoothing -> ok
gloss

圆弧转换
rote -> gloss-> parameters->convert corner to arc-> ok
gloss
泪滴和T型走线
rote -> gloss-> parameters->pad and T connection fillet-> ok
gloss
局部gloss功能
rote -> gloss-> windows

 

 

 

3.在allegro中查找多于的线头 cline

 

TOOLS -> REPORTS -> Dangling line Report

 

 

 

4.如何在allegro中使specttra用45度布线

 

route->route Autormatic->Setup->enable Diagonal Ruoting

wireGride,安全间距
Via Gride,线宽

在specttra出错时能够用route->route Checks 检查错误

 

 

 

5.如何在allegro中使specttra保护手工布线

 

route->automatic router->sections-> all but select->选择要保护的net

 

 

 

6.在Allegro中，在布线完成以后如何改变叠层设置

 

选Setup-> Cross-section

若是要设置板层厚度, 先定义板层材料
setup->materials

 

 

 

7.allegro 如何设置布线间距

 

setup -> constraints->set standard values->default value form
或者
setup -> constraints->set extended design rules->set values-> ...

16.0:
setup -> constraints->space->spacing->spacing constraint set->all layers->line->line to -> line->4mil

设置差分最小间距
edit->properties->(点击net)->table of contents-> diffp_min_space

 

 

 

8.allegro 如何 敷铜(铺铜),并去掉敷铜岛

 

负片
setup —>Drawing Options, 在Thermal pads 和Filled Pads前面画勾
Add shape 画一个封闭区域
Edit —>Change Net （Name）指定网络
shape Fill 敷铜完成
正片
Add shape 画一个封闭区域选择Crosshatch或Solid Fill
Edit —>Change Net （Name）指定网络
Shape —>Parameters参数设置
Void —>Auto自动避让
shape Fill 敷铜完成
注意：金属化孔要事先作好flash symbol！
铜区的编辑（shape的修改）
Edit —> shape
Edit —> Vertex 或Edit —> Boundary来改变shape的外部形状
shape —> Fill
---------------------------------------------------------------------------------------------------------
1、先设置铺铜参数：
Shape->Global Dynamic Params...
一、Shape fill取缺省参数
二、Void controls:
Artwork format->Gerber 6x00
Create pin voids->in line (平滑pin与pin之间因敷铜产生的的尖角)
三、Clearance中输入网络间距：如25.00
四、Thermal relief connects中设定铺铜和同名网络的链接方式

2、Shape->Polygon/Rectangular/Circular，
而后在Options选择要铺铜的层（如Etch/Top），
Shape Fill 为Dynamic copper
Assign net name 中指定铺铜要链接的网络（如GND），
3、铺铜完毕后，若是要删除死铜，
则：Shape->Delete Islands，
4、若是要挖掉部分铺铜，
则：Shape->Manul void->...
-------------------------------------------------------------------------------------
敷铜 shape add rect->option->assign net name 
去掉敷铜岛 isand_delete->option->delete all on layer

 

1.在allegro中怎样移动元件的标识

 

edit-->move,右边find面板只选text~~~

 

 

 

2.allegro 查找元件的方法

 

按 F5　而后在 Find 面板，Find by name 下面选 Symbol(or pin) ，接着再下面输入元件名称，按回车后，屏幕就会高亮这个元件

 

 

 

3.allegro 如何将元件元件到底层

 

edit---mirror,find栏选SYMBOL和TEXT

 

 

 

4.在Allegro中如何更改字体和大小（丝印，位号等）

 

配置字体:
allegro 15.2:
setup->text sizes
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小 
改变字体大小：edit->change，而后在右边控制面板find tab里只选text（只改变字体）
而后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
最后选你准备改变的TEXT。
框住要修改的全部TEXT能够批量修改

allegro 16.0: setup->design->parameter->text->setup text size
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小 
改变字体大小：
edit->change，而后在右边控制面板find tab里只选text（只改变字体）
而后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
class->ref des->new sub class->silkscreen_top

最后选你准备改变的TEXT,框住要修改的全部TEXT能够批量修改,
注意：
若是修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom

--------------------------------------------------------------------

在建封装的时候能够设定

 

 

 

5.如何allegro在中取消Package to Package Spacing的DRC检测

 

setup -> constraint -> design constraints -> package to package ->off

 

 

 

6.fanout by pick 的用途

 

route－>fanout by pick 
给bga自动的 打via，
对某个器件进行fanout，通俗的说就是从pin拉出一小段表层或底层线，打个孔

 

 

 

7.No Placement Grid was found 的处理方法

 

edit -> z-copy -> option->package keepin层 -> offset =40
或者 Setup -> Area -> Package Keepin

ROUTING KEEPIN 通常内移40MIL,PACKAGE KEEPING 通常内移120MIL

 

 

 

8.在 PCB Editor 启动 Specctra的方法

 

点击 菜单 route ->route Editor 启动

 

 

 

9.ERROR Unable to open property mapping file: devparam.txt. (收藏)

 

ERROR Unable to open property mapping file: devparam.txt. 

解决方法
PSpice->Edit Simulation Profile-> Configuration Files-> 
Library-> Library path->(\tools\pspice\library)

 

 1.请问我在导出shap时怎样连它的网络也一块儿导出，好比我要导出一块地铜，在我导入这个shap时它仍是地网络？

 

 

 

 你在Subdrawing时候，勾选右面菜单中的 “preserve nets of shapes”

 

 Export and Import时候，都要勾选，记住！

 

2.

 

一块之前画的板，想加上倒角可是选outline,不能加倒角，information是 ,

 

请问怎样解决

 

不过dimention里有个chamfer,fillet彷佛能够实现的.你要用add line 创建outline才能够倒角,用add rect的就     不 可 以,至于为何我也不知道.

 

3.

 

我想让通孔链接表层和地层的铜皮,都定义为地,怎设置能够不显示drc错误提示啊,请高手帮忙,呵呵,谢谢

 

有什么DRC ? 正常打孔链接就好啦~~

 

看不见你的DRC的提示符号

 

你能够按F5，选DRC，看DRC的详细信息，并排出

 

通孔的drc,链接的铜皮的网络要相同,不然要报错DRC.

 

4.

 

我在BGA走线时： 线总走不到焊盘和过孔的中间。高手请指导一下是那没有设置好的问题仍是？？？？

 

还有我怎么能够单独设置电源和地线的宽度。急问中。

 

    1. 是由于你的格点过大的问题,  setup-->Grids 下面能够设置* Z$ q: {, X8 [5 m. a$ ?, E, E0 j
           2. Edit --> Properties  点击电源或者地  左边框中选择  Min_Line_Width  这是最简单的办法！  D6 Z3 [0 N8 w% u8 s4 n
& a7 S( b" N. q: s8 b3 n- B
           其余麻烦的方法不细讲！

 

5.

 

     出了一个怪异问题,,在一个PCB, 我进行敷铜，闭合以后，却不是个充满阴影的区域．;

 

     而是一个空白的筐筐，对它Ｆ５显示的是,class:boundary  ,subclass:all  

 

     根本不是我操做以前options中选的class:etch

 

     subclass:top 1 不知道你们能不能明白个人意思,8 H; T7 H5 z+ ~

 

     哪位高手碰见过这种状况,请和我交流一下,帮我解决.谢谢!

 

 

 

    肯定

 

           右边选的是cls;etch ,

 

                             sub:top

 

           还有就是选静态铜能够覆,

 

           升级成动态就变成透明的框框,未填充的一个矩形,

 

           这个问题很难表述,并且很怪异,都不知道设置了什么,

 

 

 

          有一种可能性，就是你top plane/etch没有打开，可是打开了boundary了，呵呵

 

 

 

          还有一个可能。9 L9 Z3 v5 s- p* Y* c
& ]( \3 T: A.                                                      set up 里面shape的填充模式选的是no shape fill

 

6.

 

          用Cadence  SPB 15.7 作单面板，不知如何去设置跳线焊盘，请教:

 

          至关于作双面板的钻孔，只是选择npht，而且不在bot加入任何东西.出GERBER时，不出BOT的那张.

 

7.

 

Thermal Relief 的零件时，用ADD flash填好内外颈点ok无做用在命令栏出现 No match for subclass name - "etch/top"，我先在pad designer建好Padstack的，请问错在哪里？

 

 

 

建什么样的Thermal Relief ? 通常圆的那种, 哪里须要建什么pad吗? 不须要吧, 就是add flash, 填几个参数,就OK了啦~~...估计是还有个填内外径差值的那个参数没填或填错了.

 

1.怎么总体的看封装?

 

File-- open..  弹出选择窗口  窗口的右下角有两个符号一个能够预览电路板（或封装）的参数 另外一个能够预览电路板（或封装）的框架.

 

2.如何作板子机构外框的问题?请问,在作板子板框的时候,导入的DXF图档中的板子外框没有办法用Z-COPY到OUTLINE,要如何才能将外框设置成彻底闭合呢?是否在DXF图档的时候就要加已设置,若是是又要如何设置呢?请高手指点?

 

针对不规则板边作Outline是一个比较麻烦的问题，尤为是在不闭合的状况下！( z% c, u& v- ^9 l  H; i
1. 你能够请机构工程师从新或者单独出一份DXF ，仅仅要板的外框，并且必定要闭合的就能够了！2 I# k* k2 }* ^7 ]4 t
2. 通常若是是不闭合的话，都不会差太多，也能够本身手动链接一下，固然，若是不是拐弯角的地方，仍是比较好链接的！0 C- w5 U+ @+ |
以上两项是把DXF整合成一个闭合的Line模式，以后就是要生成咱们的Outline了，用change命令，而且一次性的change到Outline层面与6mil线宽，如今也有不少人不用6mil线宽了！

 

谢谢管理员指点,可是在DXF档上看线与线间是彻底接在一块儿的,没有哪边是断开的?* m. X3 j6 r. M9 S
而在导入的时候看上去也是闭合的,可是就是没有办法Z-COPY?

 

3.一个建库的问题.

 

在建PCB库的时候，点击 ADD PIN 按钮，出现PADSTACK。点击PADSTACK右方的按钮，却弹不出焊盘列   表的对话框.

 

个人candence  版本为15.7& ~)

 

在allegro librarian XL（PCB  librarian expert）产品下和Package Designer全部产品下都存在这个问题。

 

在我公司画原理的人员机器上，存在这个问题，奇怪的是，建库人员的机器上均可以正常使用.

 

应该是设置的问题。但就是不知道哪里的问题，郁闷中，还望有高手指教。

 

 

 

碰到过，据说是破解版的问题，但不肯定，你能够找个正版来试验下.

 

4. 输出gerber文件的时候有问题.

 

准备输出gerber file.  Manufacture->artwork  在弹出的artwork control form 窗口里 avaliable form下， 只出现了Top 和 Bottom films其余的想solder mask 等等都没有。 这是怎么回事？

 

你须要右键添加其余层面.

 

5.关于建扳子的步骤和参数.

 

我想建一个板子，如今已有它的datesheet，可是我对须要提取的参数和画板子的几个边界还不太清楚（outline,keepout什么的），不太清楚须要画哪几个边界，才算能够。谢谢，哪位高人给一下解答:

 

1.按照机构画出outline

 

2.按照outline画出Routeki

 

3..按照outline画出package Ki

 

轮廓？您是指outline与机构？仍是指 他们三个？

 

outline与机构应该是彻底重合的.他们三个是重合的，RoutKi 距离outline 40mil.

 

                                                                                  PackageKi距离outline 160mil

 

以上数据针对主板来讲的！

 

那对于不一样的板卡，我以什么为依据来肯定它们的之间的距离呢（outline,routki ,packageki）；

 

还有，您说的机构，通俗的讲就是它的外观吧，或者外形，长什么样吧

 

那只是通常的理論方法和步骤，有时不太适用

 

通常工程上拿到的都是不規則板形加定位孔。

 

我一般的步驟是先将一些重要的外形和定位尺寸用file ->Import ->DXF,; O0 R5 ;

 

指定导入路径，新建一輔助层。划PCB外框时只要z-copy,或手动描划一遍就行了。

 

如何将不規則板形描绘比较快呢?若是知道怎么将外形弄成闭合的,就能够直接用z-copy了./ T( C" g. I: ]7 Q9 C3 C9 l
请指点?

 

1.Gerber光绘文件输出时出错，怎么解决?

 

我作完一个PC的板子，在光绘输出时弹出错误提示窗口，请哪位大侠帮忙一下！, T2 R$ z( X  p4 R
+ }& _# y: }. ~5 k" T5 T+ j! X# o
错误代码为“Database has errors: artwork generation canceled. please run dbdoctor”

 

就是运行DBDOCTOR后，会跳出文本筐把错误详细列出，而后就更具错误提示，一个一个的解决掉就OK了.

 

2.在alleger_setup_user preferences editor  里的设定谢谢.不知道有么有高手.

 

1.

 

 Autosave：

 

 咱们在方框中打勾后系统才会帮助咱们自动存档.

 

 Autosave_dbcheck：

 

咱们在方框中打勾后系统会帮咱们在自动存档前作一下datebase的检查.

 

(这会使autosave花不少时间，建议不勾选.)

 

 ~Autosave_name：

 

咱们能够在这输入autosave 的文件名，若是不输入系统默认的文件名是

 

 Autosave.

 

Autosave_time：3 

 

在这里能够输入咱们须要的autosave的时间间隔.

 

 (默认值是30minutes，咱们能够在10~300minutes 之间设定所需的时间间隔.)

 

Av_endcapstyle：

 

W在进行autovoid 是把走线拐角处挖开的形状设定。

 

它有三中选择：

 

  round： 是把它挖成圆弧状

 

  square：是把它挖成方形的

 

  octagon：是把它挖成八角形的

 

它的默认值是：在小于,等于30mil 时会挖成square,

 

在大于30mil 时会挖成octagon

 

  DAv_inline：

 

首先要在shape parameters 的form中选了create pin voids /In_Line 时.在这

 

里输入的数值n，是把在n的范围内的pin or via挖在一块儿.系统的默认值是100,

 

Av_thermal_extend：:

 

在这里能够输入thermal relief在autovoid 时于正片链接的长度。（连线和铜箔

 

的链接长度不用full contact时）

 

 ~图解

 

Pad_drcplus：

 

在这里能够加一个参数，在进行autovoid 时系统会把这里的一个参数加你在

 

 oedit shape里设定的参数，获得完成后的一个总的间隔数。

 

Browser

 

在这里是设定浏览器的参数。

 

 

 

3.新手请教:

 

1.从package  symbols中调出的元件J*,如何去掉虚线部分(作封装时能够关掉solder   mask-top等项,就没了),这里书上说在命令窗口输入replay  my_fav_colors按ENTER关掉,但关不掉,???.

 

2.添加机械符号,选outline窗口里面没东西;添加格式符号,选asiaev   bsize 均没有东西,不知是否license问题(我装的15.7,已破解)??/

 

3.原点问题,固然也是大多数都很头痛的问题,随便画一个外框,怎么设置原点,作封装的时候怎么设置原点,什么方法最简单,输入X 0 0,坐标总是不见了??

 

4.怎样直接调用allegro的封装库,除placement/package symbols外的其余方法(我没装库文件)

 

5.感受这个软件设置原点、作封装很麻烦，那个能够建议cadence公司改进．

 

 

 

1.  2.  沒有讀懂

 

3. DIP元件通常情況設置第一pin為元點，通常SMT元件設置零件的中心為元點

 

4.若是你有零件庫的話，還能够在Place\quickplace 下.

 

 

 

1.就是说如何关掉元件虚线部分

 

2.添加机械符号,添加格式符号不能用:

 

3. DIP元件通常情況設置第一pin為元點，通常SMT元件設置零件的中心為元點,这个我知道,关键问题是原点怎么设置,输入X 0 0总是不见了8 i  y)

 

4.ok !

 

 

 

典型的小菜鸟

 

第一：你没有录制my_fav_colors这个脚本，再怎么按enter也不会起做用阿，呵呵)

 

不过你说的什么虚线我没看懂

 

另外添加Allegro自带的格式符号也不能用吗？　会不会是板子size设置过小了呢，试着去setup/drawing size里改一改呢，原点也是在这里设置的啊

 

 

 

1.说了是菜鸟撒,才学几天,录制my_fav_colors这个脚本?怎么录制?我没有安装cd4库文件的缘由吗?我装上占10G.虚线就多余的啊,咱们要去掉的部分.

 

' s. N6 v2 S2 ]2.添加Allegro自带的格式符号也不能用,是板子size设置过小,是根本就出不来.添加机械符号同样出不来.原点只能设置在靠左或者中心,那么手工创建电路板原点怎么设置呢?,

 

3.利用向导作封装时,选择display下的color/visibility命令,关掉那些项才能获得咱们想要的,另外原点直接选择pin1就能够了吗?不须要从新设置,选择焊盘时,用自带的PAD库,仍是非要本身先作好焊盘,自带的PAD库窗口看不到,没法测量尺寸,怎么用?谢谢!

 

 

 

1. 錄制文件在个人教程中應該有！可是你的問題關鍵在於你知道要錄制什麼內容嗎？你在看看書， my_fav_colors這個是錄制哪方面的？ 好象自帶的沒有！

 

 2. 你所說的機械符號和格式符號，我沒弄懂

 

 3.我們在作零件的時候color/visibility我們都是全打開的，沒必要關閉什麼

 

 我們都是本身作零件庫的，沒有用過自帶的零件庫！ 也沒必要測量尺寸吧？

 

1.ok，ths！

 

2.ok，ths！,

 

3.那要作多少库啊，为何都不用自带的库呢？就算不装cd

 

４自带的零件库和pad也不少啊，但没法测量，不知道怎么用？

 

LZ的意思我懂了，原件封装调出来时有一层shape，就是原件所占的位置，LZ想去掉这层shape吧？？？

 

1.在net_spacing type里设置了net 的rule为(20/20),这两个20分别表明了什么意思?

 

通常情況這個僅僅是給人以參考！表明是 20mil 的線寬和 20mil間距~~.

 

2.两个via是同样的，而后都是跟shape相连的，可是为何显示效果不同呢？一个中间有孔，一个中间没孔，很奇怪，我两个都是打开display plated hole的啊！

 

我看到你这个都是有孔的吧，只是被铜覆盖而已，您是想表达这个意思么.若是是的话，

 

1 你能够看下你的铜是否为静态铜

 

2 铜是否有变为smooth

 

请先检查

 

是由于铜的性质不一样。

 

也有可能就是allegro的显示问题，多放大缩小刷新一下，就同样了

 

若是你铺的是动态铜的话，看下面的那个SHAPE NET是否是被HILIGHT了？

 

 

 

3.请问怎么设置过孔？默认的过孔是多大？怎么设置内径和外径啊？另外怎么编辑网络和隐藏网络？急！！！

 

设置过孔能够在setup => Constraints... => Physical...--> Set values....

 

默认的过孔也是能够设定的

 

设置内径和外径是建焊盘时设定的

 

 显示网络Display => Show  Rats =>.....

 

隐藏网络Display => Blank  Rats =>.....

 

 

 

4.bus线如何copy？？

 

我想把连线和via一块儿向右copy，以PIN对齐，但是都是以格点对齐的，要怎么设呢？？谢谢了。!

 

有些簡單的命令不知道你會不會用啦，

 

1. 先設置格點，變成0.01

 

2. 移動 Line and via    用   ix命令平移

 

3  OK

 

1.有哪位知道如何删除铺铜和挖空铺铜吗？

 

删除用DEL， 挖空用VOID ，就是这么简单.

 

选中铜箔，按F8键就能够删除了! @& g" ^; x1 V- b: O
若挖空铜箔则先选铜箔，再按菜单栏中的挖铜小图标就可.

 

2.怎样保持一致的图形呢?

 

我画了元件，首先画了它的assembly_top层的外形，我怎样把它复制到place_bound层，即画boundary的时候用和assembly_top同样的外形罢工 .

 

注：assembly_top 的外形不在珊格，每次画boundary时候，老是自动连到栅格上，因此它们的外形总不能一致，怎样保持它们的一致呢 .谢谢解答！

 

 复制：先copy 出同样的assembly_top，再用change，将assembly_top改为place_bound

 

        注意！！place_bound最好是一个实心的shape属性，而 assembly_top   通常是空心的line，因此，若是按你的想法用复制的话，获得的place_bound是个空心的line0

 

最佳作法是画好assembly_top后，用z-copy 指令，生成place_bound, 不在栅格的解决 : 请检查你的栅格设定，将你的值定小点，就能画出符合元件实际大小的外框.

 

3.

 

a.创建brd文件，在上边画某板子outline，keepin ,routin等，以后导入元器件，布局，布线。

 

b.把某板子画成mechaical smybol，创建brd文件，在其中导入某板子的mechaical smybol文件，以后导入元器件，布局，布线.

 

这两种方法是否都对？

 

它们有无本质区别?

 

比较经常使用的是哪一种?

 

 

 

实你应该是用两种方法综合来作

 

1.请ME机构工程师作好机构DXF，也就是你说的用AutoCAD 作mechaical

 

2.导入DXF后，画outline Package ki   Route ki

 

3.net in

 

4.Placement

 

5.Route

 

6.check

 

7.Gerber out

 

这些仅仅是简单的叙述，实际上要比这个复杂的多，不过大概流程是这样的

 

固然，一些小板有时候就不用DXF的，本身按照PDF画outline也能够的~ 都要掌握啊，哈

 

 

 

4.请教一个关于标注的问题，为何ALLEGRO 里面设置的单位是mil ，标注出来的倒是英寸。要在哪里修改呢，还有怎么标注任意两点的距离呢？

 

哪位高手帮忙下，谢谢！

 

demention text里要同步改一下才能够的.

 

5.怎样布地平面到原件下面?

 

如图所示， 上排4个管脚, 下排4个管脚, 左边从上数第二个管脚是接地，我想让地平面延伸到器件下面， 帮助散热，怎么才可以作到？

 

这个应该不难吧，你把中间那个大的ＰＡＤ在线路里也设置成ＧＮＤ，而后有了ＧＮＤ的属性，这样你再铺设ＧＮＤ就能够一直铺到中间那个ＰＡＤ那里了啊

 

6.shape 怎样自动避让走线

 

版图上走线已经布好， 如今想在某一区域铺设正方形铜板，

 

如今铜板铺上之后就和此处原有的布线融合在一块儿了， 有没有什么办法， 能让铺设的铜板自动在走线通过的地方空出一条通道？

 

估计你铺的是静态铜，改铺动态铜就能够了。

 

搞定了！ 没想到 ， 折腾我两天， 刚才忽然搞定

 

shape-> global dynamic shape parameters->clearance

 

设置相应的参数

 

shape 自动避让走线，shape是什么意思呀，在焊盘里是任意形状，这里又是什么亚？

 

设置shape->global dynamic shape parameters -> clearance   

 

怎么设置参数呢， 多谢

 

shape 自动避让走线，shape是什么意思呀，在焊盘里是任意形状，这里又是什么亚？, % C$ Z6 H5 W+ `: \2 i
设置shape->global dynamic shape parameters -> clearance   6 g- ]+ O/ r  e. i, }! m
怎么设置参数呢， 多谢

 

shape就是铜箔，用于大电流导电散热；防止压板变形，电镀时影响边缘cline质量等问题时使用  

 

shape->global dynamic shape parameters -> clearance

 

里面默认都为0，这时挖开的大小是调用setup constraint里的值

 

shape->global dynamic shape parameters -> clearance-〉over size 里的值是在上面值的基础上增长或减小的值

 

1.怎样设置走线的形状?

 

点击  route->connect 之后， allegro会在版上开始手工布线， 但缺省的线的形状是在起点和终点是圆弧形， 怎样修改这个设置，变成在起点终点走线的形状是平的?

 

检查Line Lock是否为Line.通常是line 和arc之间选择.当你走线的时候，你右边的对话框options中有line和arc两种状态，应该在这二者之间切换.route->connect在菜单栏, F9 q( n' W' v' q,在line lock 里面选line 角度设45或90度就是直线了.

 

2.建立一个库元件时，搞错了，如何再打开修改？建元件库时，搞错了层，不知道怎么打开再修改？

 

      你是指建layout footprint 吗？ 那打开.dra文件从新编辑啊.

 

3.请教个问题 我如今有个原理图和PCB如何能够实现交互????

 

      使得原理图PCB保持一直(capture&allegro),你指的是把board file的器件rename,而后再回传给capture吗？若是是这样的话，在logic---Auto rename refdes--rename能够实现，将rename.log编辑成rename.swp文件，而后在capture里进行back anotate就基本实现了.

 

4.create device命令有什么用?

 

      创建零件以后，经过此命令创建 device file   ,      是footprint 的.txt 文件.没有device flie 好像不行吧？我记得有一次我导netlist， 后来就提示我出错，说找不到device .

 

5.别人画的一个图让我给作PCB，生成网络表找不到原理图库的路径，我要生成一个库，有人知道CIS电路图能够生成库吗？怎么操做，请教各位同行！！！  谢谢！

 

      有线路图就有库啊？design cache里的就是啊，你若是须要保存下来，就从新建个库，再拉进去.在管理面板里面有库.

 

6.圆型钻孔为何板子出来是长圆型呢?看了别人的设计，通常的那种三只脚的DC Jack，它的脚都是椭圆型的（长圆型），可是在pad designer里面看到的drill是圆型的，为何板子出来那个孔确不是圆型的，而是长圆型，请问人家是怎么设置的呢?

 

       其实这个跟Allegro有点关系，Allegro15.2之前的版本是不容许有椭圆孔的，因此你们在制做的时候都作成圆形的，那么若是要怎么变成椭圆呢？就是把多个圆孔迭加起来，强制的变成椭圆孔！因此在Allegro中看到的是圆孔而洗板出来就是椭圆的!

 

       不是很懂，但是在pad designer里看到的那个长圆型pad 也就只有一个圆型钻孔啊，没有你说的多个孔叠加啊

 

        请问，你在pad designer里看，有没有slot size这个值？, q8 b' O, D0 |, C
若是没有，多是由于你的allegro版本在15.2一下，因此别人设计的椭圆孔在你这里显示为一个圆孔.

 

       个人是15。5的哦，在pad designer里显示的就是circle hole啊，没有什么slot size啊，我却是理解为是否是它的版本低，好比他14.2能作出椭圆孔吗？若是作的出，我这里会不会就显示为一个圆呢？我很怀疑是这样的。

 

       slot size是设置椭圆孔的参数，若是你的版本没有这个参数，应该就是不支持生成椭圆孔。# S8 X- k7 e5 L0 c, i! j- n8 q
14.2的椭圆孔是由相同的几个圆孔叠加而成，在BRD中看是一组圆孔叠加，在pad designer 里由于只能看单个的孔，就是一个circle hole

 

       其实应该就是版本问题形成的, 14.2的版本你能够出个圆孔,可是在drill图里必须把孔改为你实际想要的形状和大小,就OK啦,反正如今高版本的均可以直接作长圆孔了啊

 

7.有人能够告诉我allegro和capture怎么生成封装库?请高手指点! _很紧急!有人能够告诉我allegro和capture怎么生成封装库?我用的是cadence allegro 15.7,别人给了我一个原理图和PCB让我修改,但是没有原理图库和PCB库,我就没有办法二者之间交互,能够像99那样产生库吗???? 请高手指点!  谢谢!

 

      导出Allegro PCB元件封装

 

8.请教一个关于Gerber的问题.

 

allegro 导出来的 * .art 文件在 CAM350软件里面打开，会变成三个.art文件（好比 TOP.art  在CAM350里面打开会变成三个TOP.art 。分别显示shape和PIN, VIA, ETCH和shape被不一样网络via 避开的voids）。请问这是为何，是否是我在“Artwork Control form”里面设置有错误。仍是其它缘由？

 

没有问题的，由于你出的是274X模式的，这个并没有大碍，不少板厂都有收到过这样的相似问题，他们会处理的，并不会有问题！

 

本身合并一下就能够了啊，274X是会出现这样的碎片状况的，呵呵

 

其实274x格式，在layout方面用CAM检查时是颇有利的.

 

9.ALLEGRO中EDIT里的GROUPS这项功能如何用/?

 

      ALLEGRO中EDIT里的GROUPS这项功能如何用，在什么状况下它有用，比如MOVE，HILIGHT零件或线等

 

      创建一个group，以后使用Move等命令时候就能够直接对group进行操做哦，具体作法：输入一个名字，敲肯定，提示你是否要建group，接下来相信你就豁然开朗了，呵呵

 

1.请教顶层或底层的电源如何链接内层Plane?对于四层板（顶层和底层走线），中间两层是GND和POWER，请问顶层和底层的GND NET和POWER NET如何经过VIA链接到内层？如何操做？ 很是感谢。

 

          你内层只要铺铜的属性设置为GND 或者 POWER，表层VIA就能够和内层链接上.

 

          我是这样生成Plane的， Shape-> Rectangular, Options->Class->Conductor->L2，Assign Net一项选择Vss。画一个形状在顶层VSS Pin对应位置。 可是，真的不行喔，VIA没办法连过去喔？ 难道铺铜方法不正确吗？

 

第一张图：

 

在Allegro PCB Designer下， Cross Section下已经将L2定义为“Negative Plane”，名字是GND。Shape一个形状如图，而且分配了Net是VSS。（注：顶层的PAD是BGA的一个PAD，VSS，鼠线已去掉）。

 

第二张图：随后导入Allegro PCB Router，奇怪的是这个PAD的鼠线又出现了！先无论它， 点选Edit Route，右击鼠标选“Add via”，可是到GND的未灰色，不能选！（表示没法和GND PLANE链接）

 

2.怎么铺设Plane层？铺好后怎么修改？

 

铺铜这一步骤必定要在Allegro中进行，Add－>shapes－>Solid Fill，同时注意在Control工具栏中Active Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。而后便可画外框，注意离outline有20 Mil左右的间距。Done以后会进入铺铜的操做界面，选Edit－>Change net（by name）给Plane层命名。在shape—>parameters肯定是否使用了Anti Pad和Thermal relief，接着选Void－>Auto，软件会自动检测Thermal relief，完成以后会有log汇报，若是没有任何错误既可铺设shape，shape－>Fill 。若是铺好以后又有过孔的改动，须要从新铺铜，则应选Edit－>shape，点在shape上，而后右击鼠标选done，这样就会自动将链接在shape上的Thermal relief删除，不能硬删铺铜的shape层，不然那些Thermal relief将遗留在Plane层上。

 

3.关于盲埋孔的问题。想知道关于盲埋孔设计上的一些要求，貌似根据加工时层压的工艺要求，不能随便从哪层打孔到哪层的。

 

设计要求最好先跟你的板厂联系，要根据他们的制成能力来看

 

至于几层板对应能使用的盲埋孔，要根据板厂压合的工艺设计

 

例如一块8层板1-2 3-4 5-6 7-8(这里是4块2层板)有好几种加工法

 

最简单最常见的是首先把这4块两层板打孔(也就是盲埋孔),分别就有1-2 7-8这样两种盲孔和 3-4 5-6 这样两种埋孔,而后把这4块两层板一块儿压合再打孔,也就有1-8的通孔了,这样只压合一次,生产简单,成本比较底.

 

若是用3个core作8层板，就是1 2-3 4-5 6-7 8，有1 8两种盲孔，2-3 4-5 6-7的埋孔，还有彻底压合后的1-8 的通孔，这样也是一次压合就好:

 

也能够作得更复杂，不一次压合1-8 ，而是分开压。压好几层，再钻，再压，再钻

 

可是这样的不良率会大增，厂家通常不会接受

 

咱们公司通常6层板是用1-2,2-5和5－6的过孔，8层板是用1－2，2－7和7－8的过孔，好像这些已经知足了，并且板厂也说这样的孔好做一些的，价格也不贵

 

手机板通常用到1-2，2-5，5-6的6层盲埋孔设计，1-2，2-7，7-8的8层设计

 

4.生成Gerber file要哪些文件？如何产生？

 

在PCB 布线完成之后，所作的最后一项工做就是产生生产厂家所须要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项， 则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。咱们以制做Silkscreen的top层为例。

 

1） 在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择

 

all invisibility， 关掉全部的显示.

 

2）  在group 选择Geometry. 而后选中全部的subclass(Board_Geometry , package

 

Geometry)下的silkscreen_top 。

 

3） 一样在Group/ manufacture 中选择Autosilk_top 。 在Group/components ，subclass  REF DES 中选择 silkscreen。

 

4）  选择OK按钮 ，则在Allegro窗口中出现 silkscreen_top层 。

 

在artwork control form 窗口，右键点击Bottom ，在下拉菜单中选择add ,   则在出现的窗口中输入：silkscreen_top, 点击O.K ， 则在avilibity films 中出现了新加的silkscreen_top。

 

    注意：在FILM opition选中Use Aperure Rotation, 在Underined line width 中填写5（或10） ，来定义尚未线宽尺寸的线的宽度。

 

按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在：  Gemoetry 组和  Stackup 组（选择PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分别在Stackup组（选择PIN 和VIA子集）；DrillDraw 包括Group组/Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各层。而后在  Artwork control form 窗口中 ，点击Select All   选中全部层 ， 再点击 Apertures….按钮， 出现一新的窗口EditAperture Wheels, 点击EDIT， 在新出现的窗口中点击AUTO>按钮，选择with rotation，则自动产生一些Aperture文件。而后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13个art文件。 回到 Allegro 窗口， 在 Manufacture  菜单下点击NC 选项中的Drill tape 菜单 ，产生一个*.tap 文件。到此，就产生了全部的14个光绘文件。

 

5.如何优化布线并且不改变布线的整体形状？

 

布线完成以后，须要对其进行优化，通常采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Route－>gloss－>parameters，在出现的列表中，选Line smoothing，进行Gloss便可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90’s to 45’s ，把其余的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形.

 

6.cadence画图时怎么能把元件挨着放呢，我一放中间就会有间隔?怎么能把元件挨着放呢，我一放中间就会有间隔，谢谢.

 

这个是由于你的 "格点"设置太大的缘故！ 更改格点：

 

setup-->Grids

 

把里面的Non etch    All etch    中的Spacing x y 都改为0.01

 

offset 不用管

 

7.allegro 设置问题,指望高手帮忙解答!

 

1>请问 BGA 要批量打VIA 应如何设置?

 

2>请问 静态铜如何变成动态铜?

 

3 请问 保存别人图里的元件能否有选择地保存某一个?要如何设置?

 

请问 当打开一份铺好铜的图时,若是不把铜删掉会致使机子很慢且还看花眼睛,这时必定要把铜删掉或关掉吗?能够优化吗?

 

请问 盲埋孔要如何设置

 

6>请问 选择元件或线,变换单位,拉线的时候使那跟线暂停但不会退出拉线命令 这些有没有快捷键?

 

7>请问 画限制区应如何设置?

 

8>请问 自动布线好用吗?由于我试了下自动布线出来的线好象都不能用,是我设置的问题仍是说你们也都没有用自动布线?我有设安距 线粗特殊的线,还有没设的吗?能否详细说明8层板自动布线在AUTOMATIC  ROUTE下的设置及设置的缘由?

 

   望能牺牲您一些宝贵的时间来帮助我这个须要者及之后碰到这些问题的同行们,先谢谢了!

 

1. copy Via 的时候，右边属性框Options里面有 X. Y 各打多少个

 

2.用Shape图标栏白色箭头，选中-->右键-->Change shape type

 

3.呵呵，暂时没发现，

 

4.能够在Setup-->Drawing Option 中选择关闭Smooth,这样会快不少。当你作完板的时候记得必定要开启Smooth,而且必定要Update" ~

 

5.咱们会作成盲埋孔的Via,这样打孔。

 

6. 设置Allegro Strokes ,我发布的教程中有提到过

 

7.这个就比较麻烦了，打字恐怕到天亮了，况且文字描述你可能看不懂，哪天抓图给你看

 

8.我做为新人的时候，曾经学习过自动布线，可是由于我是作主板的，板大，自动布线根本就不行，因此对我来讲等同于很差用，不过你要是作两层板，极为简单的，用自动步线应该还能够，具体没尝试过，由于这个命令我都快忘记了，不过针对于BGA自动打孔咱们到是偶尔会用到，不过也不太好用,若是你要是作两层以上的板，建议你不要自动步线，太慢，并且99%不能用.

 

4>请问 当打开一份铺好铜的图时,若是不把铜删掉会致使机子很慢且还看花眼睛,这时必定要把铜删掉或关掉吗?能够优化吗?

 

还能够在SETUP-USER PERFERENCES-DISPLAY中的display_shapfill中设置覆铜象素分离的间隔，参数越大显示的间隔越大，参数为0，覆铜显示为实心铜皮。

 

1.你有出4层板gerber的配置文件么？

 

我看网上的文档说能够用最新的gerber模式，选择RS274X

 

RS274x格式早就有了，并且我我的以为仍是不错的，和6X00对比3

 

274X不须要Aperture 文件的支持，而6X00须要，若是6x00没有Aperture文件就会显示异常

 

274x在出Gerber的时候，负片层选择etch就能够了，不须要选择Anti

 

关于配置文件的问题，每一个公司都有本身不一样的层面，固然固定的层面都会有，而后大的公司都会有本身特有的层面，

 

好比说有本身的Logo层面之类的。我了解的有的公司出Gerber是有专门的人出的，咱们公司有本身的Skill

 

我若是出的话，就是手动配置参数，若是你以为繁琐，能够本身录制一个

 

 

 

若是PCB要求一致，能够经过导入上一次的光绘配置文件。直接出GERBER。

 

方法：

 

打开配置好的PCB文件，到Artwork Control Form界面下Select all  Aviliable films。右键单击其中任何一个Aviliable film。在弹出的对话框中选择Save all checked。在该PCB所在目录下会生成一个FILM_SETUP.txt文件。

 

打开要出GERBER的PCB，到Artwork Control Form界面下点击LOAD，选择FILM_SETUP.txt读取配置文件便可。

 

2.同一个brd 文件出光绘文件，好比都出Gx600的，不一样的人出的光绘文件，是否是彻底同样的啊，我发现本身出的和别人出地文件不同，为何呀，各位高手请指教！

 

       照理说应该是同样,若是不同可能就是层面的选择不同而出现不同的情形.

 

3.对于拼板你们是怎么处理的啊？

 

分具体点，若是是同一块PCB因为过于狭长，须要将几块拼成1块出PCB，是怎么处理的呢？是在PCB文件里拼仍是直接用GERBER文件拼？

 

若是是不一样板子，须要将他们拼成1块出PCB又是怎么处理的呢？

 

拼板操做你们都用的什么软件处理？谢谢^_^

 

应该是用GERBER文件拼的，咱们这里作PCB时都是把单板的GERBER文件给加工厂家，他们会根据你的要求拼板的.

 

 

 

我不多作小卡，因此回答您的问题可能不够专业~~~请

 

首先，拼板咱们会让IE部门确认，（IE为产线的流程工程师），他们会给出拼板的意见，之因此须要他们给意见，是由于他们要为了符合产线打板来制定拼板方案

 

其次，若是IE没有好的意见或拼板方案的话，就直接由咱们Layout本身拼。是在Allegro中拼板的。 

 

 针对您说多块拼一块来讲：若是outline有方向性标志的话，咱们仅仅是copy outline就能够，而后把outline组合在一块儿，若是须要v-cut边的话就紧密结合，若是须要折断孔边的话，就要分两种：1.板厚 1.6MM  两个相邻折断孔间距：2cm左右。2.板厚 1.2mm or 1.0mm,  两个相邻折断孔间距:1.5mm; Z;

 

最后，若是针对一块很不规则的板的话，Layout也很差拼板（注意：并非拼不出来，而是要考虑成本方面的耗材）。就直接出个Gerber给板厂，要求他们拼板，板厂会给出一个最节省成本的拼板方案。

 

针对不一样板拼板的话，咱们会单独的出每一块小卡的Gerber，而后把全部小卡的outline  copy 到一块板内，（若是有方向性就没问题），而后一样的操做，经由outline拼成一块合板

 

我一直强调的  有方向性，主要是由于，有的小卡会有零件伸出板外，好比说插件类的，若是是一块四方的小卡不考虑方向的话，把伸出板外的零件边和另块卡拼在一块儿的话，咱们的产线没法在生产完后分板！！此点很重要~~ 若是没考虑到这点话，会让人笑话的~~~

 

您说的多块拼一块‘仅仅是copy outline就能够，而后把outline组合在一块儿’是什么意思？   操做上是指：将单板出GERBER后，再将OUTLINE复制拼接成拼版示意图，另出一张GERBER。而后一块儿发给厂商生产么？  

 

须要v-cut边的话就紧密结合’具体操做上怎么处理？ 是指拼接处的outline重合么？那样的话V割的宽度和深度通常怎么取值？好比说2.0MM宽的板V割的宽度，深度是多少？

 

若是须要折断孔边的话，操做上也是拼接处的outline重合，而后在重合处等间距打上非金属化孔么？ 那样的话孔径怎么取值啊?

 

斑竹强调的方向性是在PCB图上能够标示的一个参数么？仍是只是绘板时内心的一个概念？若是是一个参数，怎么实现的啊？（本身汗一个先!）

 

‘方向性，主要是由于，有的小卡会有零件伸出板外，好比说插件类的，若是是一块四方的小卡不考虑方向的话，把伸出板外的零件边和另块卡拼在一块儿的话，咱们的产线没法在生产完后分板！’－－－那若是是板子四周都有伸出板外的零件呢？斑竹说的‘没法在生产完后分板’是指零件伸出板外且和相邻的拼板重合的部分会致使制板时没法识别该区域，并形成两板在该区域联体的状况么？

 

. 单块板能够直接出Gerber，而后把其余须要拼的板，经过Sub-Drawing方式把其余板的out-line ，Copy 过来

 

是的，Outline重合就能够，那么V-cut深度若是您指定固然能够，若是不指定的话，每一个板厂都会有本身的V-cut深度，可是不会相差太远。

 

 

 

3. 在Out-line重合的地方打上非镀铜孔NPTH就能够，大小通常咱们会用20mil的，可是如今的板几乎不会在去用折断孔的方式了，由于折断孔的方式若是在分板后会遗留下锯齿状的毛刺，因此咱们公司都几乎不会用这种方式，如今若是不用V-cut的方式的话，选用与折断孔方式同类的，可是不会打孔，也就是说仅仅是把孔删除，而后在板厂端就先V-cut好，拿到咱们的产线打板后直接分板，就不会有毛刺，以下为古老的折断孔:

 

 

 

方向性主要是指，这个小卡若是有突出板的之零件端，好比说是正方小卡的话，若是有一边有Audio Connect，而这个Audio Connect又是伸出板边的话，就算是有方向性。或者显卡有金手指边的话，拼板后毫不能把金手指向里，若是金手指向里的话，就没法镀金了！~~

 

5，若是小卡四周都有伸出板外之零件（目前好象我还没见到，固然，我不多作小卡），那么就只能用上述第三点中的折断孔方式，这样就不用V-cut分板机去分了。    

 

     并非形成没法识别该区域，而是若是有伸出板外元件的话,V-cut分板机一刀切下来，会伤元件！

 

 

 

 

 

4.关于DFA_BOUND_TOP的疑问

 

       用15.7之后发现用向导作封装时，会有生成一个DFA_BOUND_TOP层，其大小和PLACE_BOUND_TOP重合。/ G" i* [% x. [" J
（之前在15.2和14.2中没有发现会有该层）2 |9 l& i  c+ J% `9 G) j
: R2 x4 n8 Z7 ^0 ?* o9 c. }
谁能帮忙解释下该层表明的用途和与之相关的注意事项么？  谢谢。

 

恩，这个我也是在15.7的时候发现的，曾经用过15.5，可是当时没注意，不记得有没有了

 

DFA_BOUND_TOP：它的应用主要是在Setup-->DFA Constraint Spread Sheet 所应用到:

 

如今有不少公司应该会导入Allegro的这个新功能：DFA,它主要做用是在作板之初刚排零件的时候，每一个公司都有本身不一样的DFA Rule，即：零件与零件排放间距，也是组装时所注意到的安全范围。;

 

( _举个简单例子，以下图片：Dip-Choke & Dip-Choke 之间咱们的DFA Rule设置为 80mil,这样在摆零件的时候，（注意：必定要用图表栏的Place Manual -H 命令）它就会在两颗零件DFA_BOUND_TOP碰撞的地方以圆圈显示，而且在摆放移动的过程当中会有迟滞现象

 

不过我的感受此Rule并非很实用，由于虽然每一个公司规则不一样，可是规定出来的间距都是按照产线的理想间距来制定，这样对咱们Layout会很苦难，因此咱们再摆零件的时候，虽然有DFA Rule,可是咱们没有谁会去遵照，由于咱们的Assembly_TOP就已经本身扩大了安全范围~~~

 

以上请知悉~~  因为下面的DFA Rule,是咱们本身公司的，因此不方便所有发给你们，仅抓取一点，以便你们了解~~

 

  

 

 

 

 

 

5.allegro的缚铜热风喊盘显示问题？

 

 

 

 

 

我设置的4层板子，第2层为地-负片。在铺铜的时候选择GND网络，可是铺后显示如上"   能够正常有热风喊盘的形状，而U2确不能够。 哪位大虾知道请指点下，谢谢了。

 

 

 

 

 

 

 

 

 

 

 

 

 

 

热风焊盘是用于负片层的导通，针对你上述状况，有两点可能

 

1.要看你的U2的pad是否有作热风焊盘，也就是说你在作零件的时候是否有制做热风焊盘。

 

2.还有你的U2的pin是不是接地的信号，若是是接地信号，在第2层为地-负片就能显示热风焊盘，不接地的话，显示就如你图示。,

 

问题已经解决，是没有加flash symbol所致.汗，　flash symbol 都没加，怎么可能看见thermal relief

 

6.请问如何为一个器件增长两个不一样的RefDes?

 

在设计过程当中，须要为一个器件起两个不一样的名字

 

请问如何为一个器件增长两个不一样的RefDes

 

软件是不容许给一个器件2个refdes的。

 

楼主要给一个器件2个REFDES的目的是什么啊

 

是由于要给这个器件一个位号和一个说明么？

 

若是是那样的话，在该器件边上的丝印层上ADD-TEXT就能够了啊。

 

状况是这样的：用户要求作两块板子，这两块板子的网络是彻底同样的，只有器件标号不一样。

 

所以想可否在己画好的板子上再增长一个相似于RefDes的属性，只修改该标号就能够，而没必要从新画一块板了。

 

    若是采用ADD->TEXT方式，却是能在丝印层上加上文本，可是有个缺点就是所加的文本仅仅是文本而已，跟所标注的器件一点关系也没有

 

既然是两块网络同样，惟独位号不同的板子，就把另外一块的板子位号从新更新1下就行了啊

 

1 不管哪一个版本都常常出现自动退出，提示为非法操做，而后不能存盘，自动退出。（ALLEGRO）     （出现这种状况，主要是操做系统方面的缘由，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提升许多。事实上，设计人员应充分使用Allegro的Autosave功能，以免各类状况下引发的数据丢失。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件便可）2在ALLEGRO中，编辑焊盘时，常常会出现“执行程序错误”而退出程序，且没有备份文件，致使以前的工做白费。     （此问题14.1已经解决，并且一样与操做系统有关）3 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个总体，移动器件时，线、孔就附在上面一块儿移动。（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候fanout后的引腿和via能跟着一块儿移动。若是你实在不肯意这么作，能够执行下面这个Skill程序解决，之后版本将会有选项供用户选择：; The following Skill routine will remove invisible; properties from CLINES and VIAS.; The intent of this Skill program is to provide; users with the ability of deleting the invisible; properties that SPECCTRA/SPIF puts on. This will allow the moving; of symbols without the attached clines/vias once the; design is returned from SPECCTRA if the fanouts were originally; put in during an Allegro session.;  ; To install: Copy del_cline_prop.il to any directory defined;   within your setSkillPath in your ;   allegro.ilinit. Add a "load("del_cline_prop.il")";   statement to your allegro.ilinit.;; To execute: Within the Allegro editor type "dprop" or ;   "del cline props". This routine should;   only take seconds to complete.;  ; Deficiencies: This routine does not allow for Window or;   Group selection. ;; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS ;         AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO;         SUPPORT FOR THIS PROGRAM.;; Delete invisible cline/via properties.;axlCmdRegister( "dprop" 'delete_cline_prop)axlCmdRegister( "del cline props" 'delete_cline_prop)    (defun delete_cline_prop ()   ;; Set the Find Filter to Select only clines   (axlSetFindFilter ?enabled (list "CLINES" "VIAS")       ?onButtons (list "CLINES" "VIAS"))   ;; Select all clines   (axlClearSelSet)   (axlAddSelectAll) ;select all clines and vias   (setq clineSet (axlGetSelSet))   (axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property   (axlClearSelSet)     ;unselect everything) 4.用贴片焊盘（type=single）作成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为何会这样？     （这是软件显示上的小漏洞，可是丝绝不影响使用，焊盘仍是事实上的single）5.修改过焊盘后以同名保存（替换了原来的焊盘），可是用tools\padstack\modify design padstack...检查用该焊盘作的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为何会出现这种状况？     (修改完焊盘以后, 须要update pad才能更新，由于Allegro是把相关的数据都归入到brd文件集中管理的)6.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。因而新作的焊盘没法保存，提示：failed to open file '#T001632.tmp'。     （请检查系统环境变量设置是否正确；另外全部路径都不能使用汉字）7.AELLGRO中居然无UNDO、REDO这种经常使用FUNC,让人很是费解!!!    （15.0版本将增长Undo、Redo功能）8，ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。     (是的。这样一来能够保证你LAYOUT结果和原理图目的是一致的，而不会由于不当心而出错。通常咱们不该该直接从库中调元件，而应经过导入新的NETLIST来增长新元件.)9，公英制转换误差太大。    （因为计算精度的限制，公英制的来回转换会产生必定的累积偏差，所以在设计过程当中，应尽可能避免频繁转换公英制）10，对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须从新设置颜色。    （Allegro没有保存颜色表的功能，可是能够经过其余简单的方法解决，如：调用Script功能；或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就能够了）11，Allegro里没有对齐元件的功能。     （后面版本的Allegro将会有对齐功能）12，垃圾文件太多，不知那些有用。    （Cadence实际上极少产生垃圾文件，许多文件都是设计高速PCB所须要的。）13，Allegro步线抓焊盘的功能太弱，不能保证线段结束时链接在PIN的中心。    (在Allegro右面的Control panel->Option中选择:Snap to connect point，并请在布线时连到Pad前,右键选TOGGLE便可。如常常性出现此问题，可将TOGGLE设成快捷键方式)14，编辑Shape时,选择Boundary还得十分当心，有一点重合都不行。     （能够经过调整GRID来修改铜箔，这样一来更容易）15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.    (方法一：能够在setup->user preference->display中，勾选display_nohilitefont项，将高亮设为实线显示；方法二：改变高亮颜色。点击Hilight按钮，右面控制面板的Option栏会提供可选择的颜色表；方法三：使用Shadow Mode，明暗的对比度能够在Color and Visibility中的Shadow Mode项调整。)三种方法配合使用，会获得更好的显示效果。    17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。    (使用时光标应在Control Panel区域，一旦移到Work area就开始执行Allegro命令，所以就不能再进行输入，不过这个问题是能够改进的)18．在ALLEGRO中没有网络也能够走出一根走线.（很容易形成多余的线头）而且清除线头及多余过孔也不完全！（GLOSS命令）    (如何去掉断线头？分为有网络属性的断线头和VIA，同无网络属性的断线头两种。     对无net的断线头，能够经过Hilight 来实现，要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。            对有net属性的断线头和VIA,可采用:       在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS便可：点击左边的方按钮，还能够改变参数的设定。19．14.0的原理图到14。1的PCB转网表时在空板时能够转入，可是后来网表变化，不能转进来（报错：NET NAME ALREADY EXIST），有时换一台机器便可，随机性很大！    （此问题已解决，请安装最新的补丁盘或到下面地址下载补丁程序、安装：ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exeftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）20．ALLEGRO中最好能够方便走排线。     (CCT具有此功能。Allegro走排线功能正在开发中)21.用Net logic 改变的网络不能反标至原理图     （能够。用tool2->design association能够反标网络）22.Allegro没有BUS走线的功能，差分线不能同时布线     (目前走BUS线能够到CCT里完成。从PSD14.2开始，Allegro对差分线的处理功能将会大大增强)23.CCT差分线布线困难，常常不能转弯，并且有时候想单独处理其中一根线时不被容许     （这种状况可在ALLEGRO中处理,15.0将会对此作较大改进）24.布线时设定过孔，没法用预缆方式，只能本身去了解过孔名，而后本身敲名字。     （这的确是一个缺点。该问题已列入15.0改进计划）25.在allegro里推进过孔时有可能会冒出一大堆错，还不能undo.     （14.2对过孔的推挤有很大改进）26.有时优化走线时，旧线还须要再手动删除。     （优化走线是在原走线的基础上进行，所以不会有新线产生）27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)     （在14.0版本之后，Allegro增长了未布线的最小线长检查，能够经过对环境变量CHECK_MIN_DELAYS的设置来实现，若是设置为ON的话，当线长小于设定时，将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离）28.13.6作的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.（问题提的不很清楚。从14.0开始：一、由于添了约束管理器,不能从高版本的向低版本传递数据；二、uprev13.6的板时Flash symbol也须要uprev，勾选use preference中Misc里面的old_style_flash_symbols便可；也可使用批处理转换，DOS命令：FOR   %%f   IN   (*.bsm)   DO   flash_convert   %%f三、若是跟约束有关，要注意原来的DELAY_RULE 和MATCHED_DELAY已改成 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY）29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,   但就是不能UPDATE过来,而且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)     （应该是路径方面的问题，否则Package Symbol里不会看不到的，请仔细检查一下环境变量的设置。或者你能够这么试试，在Concept里从新以Phisical方式Add这个器件，而后Export（用Update Allegro Board 而且勾选ECO）