简单ALU（算术逻辑单元）的verilog实现
2013-06-14 21:39:56函数 简单ALU（算术逻辑单元）的verilog实现，可实现两数相加、相减，或一个数的加一、减1操做。post 小结：测试 要学会看RTL图，可以根据RTL图大体判断功能的正确性 代码：spa 1 module alu_add_sub(
2 rst_n,
3
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