quartus常见错误集锦
Error: Top-level design entity “Verilog1” is undefined 缘由：顶层模块的module名没有和工程名同名 解决方法：把顶层模块 module名改为和工程名同名，菜单Assignments -> Settings… 打开后点击第一个General选项里，在Top-level entity标签指示下的编辑框里输入你的VHDL文本里的实体名字就OK了。
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