Verilog电路设计小技巧之表达式位宽

–不积跬步无以至千里 记录Verilog电路设计中的点点滴滴 今天想说说verilog中表达式的位宽问题，编码过程中，经常会出现很多表达式位宽不匹配。基本上在跑lint的时候，只要一个表达式中有任意2个操作数的位宽不一致时lint都会报。但是实际上并非所有的位宽不匹配都有问题。如以下Warning： Warning类型的意思是逻辑中存在self-determined expression，需要好好

>>阅读原文<<