8位 16位 32位等几种DDR3或LPDDR3的PCB设计总结

         以前因为工作需要使用全志A10和A31S设计了PCB，综合对比发现全志的设计约束 有如下特点： 1.DQS查分对和时钟差分对的约束一般为±800mil到±1000mil； 2.地址或控制线和时钟差分对的约束一般为±500mil到±600mil； 3.数据线组内约束都差不多为±50mil。          从网上下载了瑞芯微的不同IC约束进行分析，综合对比发现其比全志的约束要严

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