verilog模块间传递参数

在verilog模块化设计中，有时候须要在顶层对底层定义的参数作修改，这就涉及到一个参数在模块间传递的问题，通常方法有2种。模块化 假设： 顶层模块定义： mod_top(rst,clk,data);spa 底层模块定义： mod(rst,clk,data);设计 底层参数定义： parameter FREQ = 1000;方法 模块例化名： U1top 目的： 经过顶层传递一个新的参数给底层来改

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