【verilog】六、任务和函数

    1、任务和函数必须在模块中定义，也只能在定义它们的模块中使用。 2、任务用于代替普通Verilog代码，可包含延迟、时序、事件等；函数用于代替表示纯组合逻辑的Verilog代码。   -任务：关键字task-endtask。必须使用任务而不能使用函数的条件：1.程序中包含延迟、时序、事件控制结构；2.没有输出、输出变量数目大于1；3.没有输入变量。     任务使用示例： 或者：   -自

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