用Quartus II + Verilog 作FPGA/CPLD设计/仿真的几个基本问题(本身总结的,对初学者有效)

用Quartus II + Verilog 作FPGA/CPLD设计/仿真的几个基本问题(本身总结的,对初学者有效) Topic 1. 对端口的准确理解 module test11 (clk, testin, testout); input      clk; input      testin; output     testout; reg        testout; ... endmod
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