一位全加器

一位全加器 一、实验原理与目的 实验目的：使用vhdl设计出来一个一位全加器。 实验原理：本实验的原理是利用两个一位的半加器来组成一个一位的全加器。在程序设计中，利用组件化的思想来调用两个功能比较简单的半加器来实现功能稍加复杂的全加器。而一位半加器的设计思想就是利用真值表来进行设计即可。 二、实验代码 **代码分析：**实验代码由三部分组成，第一部分是使用真值表来描述一个半加器，有两个输入端a，b

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