Xilinx Vivado器件分配管脚：LVDS差分电平信号如何分配管脚？

引用：https://www.cnblogs.com/YangGuangPu/p/11478487.html 最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，须要改变的地方仍是不少的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 Series FPGA & ZYNQ-7000 All Programmable SoC Libra

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