FPGA series # block design 的 error
add module出现的error： unable to resolve module-source based on inputs 无法根据输入解析模块源 解决方法： 这里解释一下，红色标记的部分原本是有个小黄块的，error的出现就是因为那个小黄块，此操作正是为了消除小黄块。由于前期忘记截图，所以手动补上。以后要把截图作为一个记录的小习惯，后期总结用得上。 这里原来调用IP核时选择的是out
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