Verilog 入门之ddr3读写遇到的那些坑！（新人报道

FPGA ddr3 踩过的那些坑！（流泪 1.从另一个模块中请求数据的时候，一般间隔一个周期再采集数据。（因为另一个模块在这周期收到数据请求，在下一个周期才能给出数据） 例如图中在3519-3520时间段内，wr_burst_req拉高，向用户请求数据，而有效的数据是从3520时刻才开始的，相当于滞后一周期，相应地，数据通道的使能也应滞后一周期打开，如图中app_wdf_wren和app_wdf_

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