FPGA(三)：功耗结构设计

1.时钟控制：动态禁止某些区域的时钟，即使用使能引脚来选通时钟。    1.1 时钟偏移: 如下图中所示,时钟的延时dC比组合逻辑的延时dL大，则会造成同一个时钟沿，信号同时在第二级和第三级之间传播，这种时钟偏移会引起电路的突然失效。 :    1.2 控制偏移     不同的工具对这种时钟偏移的控制是不同的，在设计的过程中需要对时钟添加约束，使工具不会忽略时钟偏移。 2. 输入控制     使驱

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