设计一个同步时序逻辑电路, 使得每输入4个周期的CLK脉冲, 便输出一个正脉冲, 其宽度为CLK脉冲的周期. 要求用与非门及下降沿触发的JK触发器实现. 如果要求输出脉宽为CLK脉宽, 该如何修改?

    从题目要求中, 可以提取出以下关键信息:     ①要求使用下降沿触发的JK触发器设计电路,     ②如果需要使用逻辑门, 只能使用与非门.     ③每输入4个周期的CLK脉冲, 便输出一个正脉冲——换种说法说就是要求设计一个同步4进制加法计数器, 并设计进位输出.     ④要求输出脉冲宽度为CLK脉冲宽度, 则当进位输出和CLK信号都为高电平时, 输出才为1; 其它情况输出为0.

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