EDA的Verilog语言编写16进制计数器

这个能够有，另外送一个同步低电平复位端 module counter( input rst_n, input clk, output reg [3:0] dout ); always @ (posedge clk) begin if(!rst_n) dout<=4'd0; else dout<=dout+4'd1; end endmodule

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