verilog 连续赋值驱动能力配置

在调试iic(mdio)接口的时候发现时钟和数据管脚默认都是输出低电平，但是实际上我在逻辑中都是分别赋值为高阻态，为什么选通输出后就变低了呢？解释一下公司的测试接口是iic和mdio，由于都是2wire，所以需求是根据协议可以自由切换接口，也就是说同一对接口要兼容两种不同的协议，同时数据线又是inout型，所以选通赋值有些复杂，但是也不难。 平台使用的是cyclone IV 器件，所以用signa

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