EMI-CLK信号串电阻并电容

通常DMIC的CLK都会EMI超标，因此看到的案子这个DMIC CLK信号都会源端串接电阻和并电容

1,串电阻是为了信号的完整性，考虑到匹配的，通常说来这个电阻不是固定的，要随实际的PCB的走线的阻抗和主控的输出阻抗决定的。这个是源端的串联匹配，因此电阻要靠近主控端，其公式是：主控输出电阻+串联匹配电阻=走线的阻抗。 
2，电容也只是虑纹波的做用，滤掉电源的纹波和反射的纹波。

（注意：加串聯電阻比較好。加電容對地反作用是引发接地跳動(Ground Bounce)，反而對信號的質量不利。）

1.RC延遲，EMI考量。 主要用于利用这个RC滤波去掉高次谐波
2.CLK串電容，視CLK速度，大部分應該是為了EMI考量，100M以上速度串個幾PF的電容差很少吧，大了會影響波形，100M如下的，33P~5P之間。

关键是CLK是何形状？矩形波仍是正弦波，由于矩形波（或方波）由数学分析可知，是由无数正弦波组成，所以如果矩形波，电阻和电容的做用就是将高次谐波旁路到地，电阻也是起将谐波能量变成热，以避免在地上引发骚动而不干净。。。。即所谓EMC，如此而已，固然前面各位也不是不对，只是不够本质。

 

EMI考虑，至于电阻电容的值最好先理论估算一下，而后在实际的测试过程当中略微调整——示波器（FFT打开）或者频谱仪观测，直到高次谐波幅度足够小，波形接近正弦波，而且波形的高低电平知足后级电路的输入要求。有一点能够肯定的是并联电容确定不能太大，CLK信号输出是有驱动能力的，电容大了信号就消失了——被电容吃掉了

1.电路方面：

* 正确端接全部时钟信号

* 采用滤波电容

* 尽可能采用边缘上升率较低的时钟缓冲器件

* 在高速电路中采用时钟扩频技术

2.Layout方面

根据信号电流流向，进行合理的布局，可减少信号间的干扰。合理布局是控制EMI的关键。布局的基本原则是：
* 模拟信号易受数字信号的干扰，模拟电路应与数字电路隔开；
* 时钟线是主要的干扰和辐射源，要远离敏感电路，并使时钟走线最短；
* 大电流、大功耗电路尽可能避免布置在板中心区域，同时应考虑散热和辐射的影响；
* 链接器尽可能安排在板的一边，并远离高频电路；
* 输入/输出电路靠近相应链接器，去耦电容靠近相应电源管脚；
* 充分考虑布局对电源分割的可行性，多电源器件要跨在电源分割区域边界布放，以有效下降平面分割对EMI的影响；
* 回流平面（路径）不分割。

此外还有一些措施用来减少时钟电路以及时钟线路的电磁辐射：

◆时钟信号走线长度尽量短，线宽尽量大，与其余线间距尽量大，紧靠器件布局布线，必要时能够走内层；时钟产生器尽可能靠近使用该时钟的器件。

◆在某些状况下，能够采起对时钟线路添加保护性线路，如图11所示，即在时钟线两边铺设两条接地线进行屏蔽。

◆时钟电路和高频电路是主要的干扰和辐射源，必定要单独安排、远离敏感电路。

◆时钟输出布线时不要采用向多个器件直接串行地链接（称为菊花式链接）；而应该经时钟缓冲器分发后向多个器件直接提供时钟信号。

◆石英晶体下面以及对噪声敏感的器件下面不要走线，且石英晶体振荡器外壳要接地。

◆ 时钟线要严格地控制阻抗，若是能从内层走线则最好（可减少干扰），尽可能 少用过孔。

◆保证时钟信号返回路径的完整性，使信号返回路径（图12）的环路面积最小，减少电磁辐射。

◆各种时钟IC芯片的接地引脚要就近接地。 只要在电路设计上遵照这些简单的规则，就能够最低的成本和最短的时间内有效地控制电磁波辐射，提升产品的竞争力。 

青玉案元夕东风夜放花千树更吹落星如雨宝马雕车香满路凤箫声动 玉壶光转一晚上鱼龙舞 蛾儿雪柳黄金缕 笑语盈盈暗香去 众里寻他千百度 暮然回首 那人却在灯火阑珊处

 

 

 

 

现有技术中，对于时主要有接地、屏蔽、滤波和展频，可是在汽车电子日益复杂的环境下，这几种传统方法具备如下缺陷：

1）采用接地方法来抑制EMI：因为方波时钟信号的上升沿和降低沿比较陡峭，因此方波信号的高次谐波能量很高并且覆盖极宽的频谱范围，高频率的谐波信号能够借助PCB中很短的信号线和地线做为天线辐射到空间中，简单地采用接地方法来抑制方波时钟信号的高次谐波在高频部分效果并不明显。

2）采用金属屏蔽罩来抑制EMI：这种方法只可以下降相关模块辐射出的干扰，可是高次谐波信号会经过PCB走线辐射到空间中，这种方法没法下降经过传输线致使的EMI辐射问题。

3）采用滤波方法来抑制EMI：单纯使用RC滤波会下降时钟信号波形的幅值和相位，滤波电容器的微小变化就会致使方波信号有较大的失真。

4）采用展频方法来抑制EMI：这种方法对各类时钟信号采用展频的技术对特定频率进行展频处理，用来下降时钟信号及其谐波的能量辐射，但该技术只能用于具备展频功能的时钟信号输出端，并且只能下降特定频率附近的能量辐射，对于没有展频功能的频率信号以及较宽的频域范围内不能很好的实现下降能量辐射。

技术实现要素：

本实用新型的目的在于提供一种方波时钟信号高次谐波的EMI抑制电路，所述的这种方波时钟信号高次谐波的EMI抑制电路要解决现有技术中的接地方法抑制高次谐波在高频部分效果不明显、金属屏蔽罩抑制EMI方法没法下降辐射、滤波方法致使方波信号较大失真、展频方法须要时钟信号输出端支持展频功能并且下降能量辐射范围受限的技术问题。

本实用新型的这种方波时钟信号高次谐波的EMI抑制电路，包括电阻器、第一电容器、第二电容器、时钟信号输入端口负载及方波时钟信号源，其中，所述的方波时钟信号源的输出端经过电阻器和第一电容器链接地端，所述的第二电容器与电阻器和第一电容器并联，所述的电阻器、第一电容器和第二电容器与时钟信号输入端口负载相连并靠近放置。

进一步的，方波时钟信号源为一个以上。

本实用新型和已有技术相比较，其效果是积极和明显的。本实用新型的这种方波时钟信号高次谐波的EMI抑制电路，各个方波时钟信号源的输出端经过电阻器和第一电容器到地，第二电容器与电阻器和第一电容器并联。

本实用新型利用电阻器和第一电容器进行信号传输匹配，利用第二电容器进行方波信号上升沿和降低沿的调整，能够保证方波信号传输时的信号完整性需求，有效抑制信号上升沿和降低沿振铃的出现。针对上升沿和降低沿时间的调整能够有效下降方波信号高次谐波的能量，在信号源端下降EMI的失效风险，同时又不影响方波时钟信号的相位和幅度，而且电路成本较低，同时又对EMC辐射等有着很好的抑制效果。

附图说明

图1是本实用新型的方波时钟信号高次谐波的EMI抑制电路的示意图。

图2是现有技术中方波时钟信号未进行合理匹配时的时钟信号输出示意图。

图3是本实用新型的方波时钟信号高次谐波的EMI抑制电路的时钟信号输出示意图。

图4是现有技术中方波时钟信号未进行合理匹配时高次谐波的信号频谱图

图5是本实用新型的方波时钟信号高次谐波的EMI抑制电路经过信号调整后的信号频谱图。

具体实施方式

实施例1

如图1所示，本实用新型的这种方波时钟信号高次谐波的EMI抑制电路，包括电阻器R一、第一电容器C一、第二电容器C二、时钟信号输入端口负载U1及方波时钟信号源V1，其中，所述的方波时钟信号源V1的输出端经过电阻器R1和第一电容器C1链接地端，所述的第二电容器C2与电阻器R1和第一电容器C1并联，所述的电阻器R一、第一电容器C1和第二电容器C2与时钟信号输入端口负载U1相连并靠近放置。

进一步的，方波时钟信号源V1为一个以上。

如图2所示，当方波时钟信号没有进行合理匹配时时钟信号高低电平位置出现明显的振荡，信号的上升沿和降低沿比较陡峭，该信号的长距离传输会致使高次谐波耦合在走线周围的信号线上，形成EMI超标。

如图3所示，当对方波时钟信号源V1的输出方波时钟信号通过电阻器R1和第一电容器C1进行端接时，进行端接后的信号不但能够保证信号完整性的需求，并且减小了方波信号的振铃状况。采用终端端接的另外一个优势是在PCB走线时能够直接经过MCU在内层走线，此种走线方式一方面能够经过上下地层的屏蔽来下降高频信号在表层走线的辐射风险，避免高频EMI超标；另外一方面能够减小信号走线时的过孔数量，提升信号的传输质量。经过第一电容器能够调整方波时钟信号的高电平，能够确保时钟信号可以始终知足负载端对于高电平的需求。第二电容器用于调整方波信号的上升沿和降低沿的转换时间，适当延长方波信号的上升沿和降低沿的转换时间能够极大的下降高次谐波的能量。如图4和图5所示，经过信号调整，调整后的方波时钟信号在900MHz – 1000MHz的频段范围内，频谱能量下降了30dB，频谱能量的下降极大的减少了该方波时钟信号高次谐波的EMI失效风险。

本实用新型特别适用于长距离传输的方波时钟信号，能下降高频频域范围的辐射能量，同时又不影响时钟信号的相位和总体幅值，电路功能和性能获得较好的平衡。

 

 

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