Verilog函数传递的实参是wire型的
比如说下面的例子： 其中top模块调用pc模块，刚开始模块调用时，可能会对传进去的实参的类型是否要与对应的形参类型相同有些疑问。这样一句话可能会解决所有疑问——输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以使wire/reg类型，输出端口只能驱动wire。 **1.Verilog中如果没说明参数的类型，那么默认就是wire型的，这也就是为什么一般input的话都没有写类
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