第一篇博客，纪念学习verilog的日子

这篇文章是基于王金明先生的书籍《verilog HDL 程序设计教程》，在该书籍上的源代码上改进，实现的MUX4选1数据选择器。 首先是基于case语句的4选1数据选择器（书籍上的源代码） module mux(IN0,IN1,IN2,IN3,SEL0,SEL1,OUT);//端口说明 input[1:0] IN0,IN1,IN2,IN3; input SEL0,SEL1; output OUT;

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