FPGA作业3.3：通过例化控制7段译码管的显示

1.点击file-new project wizard新建工程，工程名字为“lab23”，然后next-next，选择cyclone旗下的EP3C16F484芯片，点击next,,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file，输入程序代码，以“lab23.v”的名字保存，如图所示： 然后右键“lab23.v”，选择“create symbol f

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