FPGA常用设计思想与基本模块划分

常用设计思想与技巧 (1)乒乓操作; (2)串并转换; (3)流水线操作; (4)异步时钟域数据同步。是指如何在两个时钟不同步的数据域之间可靠地进行数据交换的问题。数据时钟域不同步主要有两种情况： ①两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。 ②两个时钟频率根本不同，简称异频问题。 两种不推荐的异步时钟域操作方法：一种是通过增加Buffer或者其他门延时来调

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