[转]FPGA使用LVDS差分信号的一些注意事项

最近在调试一个LVDS的屏显功能，涉及到了一些LVDS的东东，简单地整理以下，后续会再补充。html （1）对于altera FPGA（CYCLONE III）post 一、对于做为LVDS传输的BANK必须接2.5V的VCCIO；性能 二、左右BANK（即1/2/5/6 BANK）的LVDS发送差分对信号无需外接匹配电阻，而上下BANK（即3/4/7/8 BANK）则须要，若是硬件工程师忘了，还

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