四选一数据选择器

Verilog HDL学习笔记二 四选一数据选择器 真值表：web 控制端S1S0 输出OUT 00 in0 01 in1 10 in2 11 in3 设计代码：svg module mux4_to_1(out,in0,in1,in2,in3,s1,s0); input [1:0]in0,in1,in2,in3; input s1,s0; output reg [1:0]out; alwa

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