cache verilog实现
cache原理： http://www.javashuo.com/article/p-plnrdbnd-km.htmlhtml
cache的verilog实现
实现的cache是16k, 4way组相连cache，每一个set是256 个cacheline，每一个cacheline是16 byte，因此总的size是256*4*16=16k byte。htm
咱们用23bit物理地址，以下图所示，低4位位cacheline内部的字节地址，由于cacheline size是16byte，因此用4位表示，由于每一个set是256个cacheline，因此index用8位表示，其他的12-22位为tag位。blog
由于get
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