FPGA中计数器设计探索

FPGA中计数器设计探索，以计数器为32位为例：微信 第一种方式，直接定义32位计数器。测试 reg [31:0]count;spa quartus ii 下的编译，资源消耗状况。设计 85C模型下的时钟频率。3d   0C模型下的时钟频率。blog   chip planner下资源分布状况。ip 第二种方式，定义2个16位计数器。资源 reg [15:0]count1，count2;io qu

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