彻底弄懂乒乓操作与并行化

时间 2021-01-18

标签仿真逻辑时序 Verilog FPGA自学乒乓操作繁體版

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乒乓操作可以看做成另一种形式的流水线技术。乒乓缓存结构如下图所示。输入数据流通过输入数据选择单元时，时间等分地将数据流分配到两个数据缓冲模块。数据缓冲模块可以是RAM，FIFO等。通过将数据交替存放到数据缓冲模块1、数据缓冲模块2。并交替从数据缓冲模块1、数据缓冲模块2读取数据送入到数据流运算处理模块。工作过程如下：第一段乒乓缓冲周期：将数据流缓存到数据缓冲模块1。

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