FPGA 基础知识笔记2

1、Verilog语法的基本概念 1.Verilog HDL程序是由模块组成的。每一个模块的内容都是位于module 和 endmodule两个语句之间。每一个模块完成特定的功能。 2.模块是能够进行层次嵌套的，所以大型的数字电路能够分割成不一样的小模块来实现特定的功能。 3.Verilog模块能够分红两种类型，一种是为了让模块最终能生成电路的结构；另外一种是为了测试所设计的电流的逻辑功能是否正确

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