Verilog常用的数据选择语句vect[a +: b]或vect [a -: b]

Verilog语法中有一个常用的选择语句，其语法形式为： vect[a +: b]或vect [a -: b]； vect为变量名字，a为起始位置，加号或者减号代表着升序或者降序，b是进行升序或者降序的宽度。 vect[a +: b]等同于vect[a : a+b-1]，vect的区间从a开始，往比a大的方向数b个数；vect [a -: b]等同于vect[a : a-b+1]，vect的区间从

>>阅读原文<<