Verilog学习心得之一-----时钟无缝切换
2018年05月09日 16:04:36 poirot12 阅读数：1620 本文讨论了时钟切换的两种基本情况以及两种基本电路结构，讨论了一些问题： 下图是一个时钟选择的简单实现以及时序图，使用AND-OR多路复用逻辑，其中SELECT信号为时钟选择信号，如图中所示，直接切换会产生毛刺（glitch） 时钟切换分为两种情况：（1）CLK0与CLK1为相关时钟源，即CLK0与CLK1成整数倍
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