SPI通讯实验---verilog(FPGA做为从机，使用可读可写)

   本实验讲究实用性，故设计思想为：主机先向从机发送地址，如果向从机写入数据，则向从机发送数据，如果读取从机数据，则向从机发送时钟，而后在时钟降低沿读取数据便可。cs信号上升沿做为SPI通讯的结束信号。rom程序只是作测试使用。html  每次发送16个时钟信号，前八个是地址和命令，后八个是数据。其中：前8个时钟接受的数据的最高位决定着此次通讯是读取数据仍是写入数据，最高位为1，则是读取数据，为

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