PS与PL协同设计实现GPIO
前面的和上一结差不多，新建工程，新建IP核（ARM_CORE）,再放置ZYNQ的处理器,Run Block后就双击图标进行配置和剪裁 Peripheral 里面只要UART，MIO里的APP里的Timer去掉，Clock里面PL里面FCLK不能去，用的就是这个100M的时钟 还需要加复位控制模块：图标旁边右击-Add IP-搜reset 如下图 输出的时钟(FCLK-CLK0)就是给AXI(FPG
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