数字逻辑综合工具-DC-09——关于timing的一些补充

1、 默认时钟的占空比（Duty cycle）是50%，在DDR器件中，占空比很重要 2、 set_input_delay 有可能驱动源不止一个。 3、 外部的驱动源的时钟有可能是下降沿触发的，应该怎么加约束？ 4、 输出到外部的负载可能有多个 create_clock -period 2 [get_ports CLK] 这个单位在report_libs里面可以看到 如果在创建clock的时候没有

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