Verilog实现现在每隔500ms翻转一次

1.第一个.v文件 module counter(clk50M,Rst_n,led); input clk50M; input Rst_n; output reg led; //输出为寄存器型 reg [24:0] cnt ; //计数器计数进程 [email protected](posedge clk50M or negedge Rst_n) begin if(Rst_n1’b0) cnt<=

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