Xilinx差分输入时钟100Ω终端电阻设置

最近在调试一个项目，ZYNQ需要接收100Mhz的差分时钟，刚开始没有在ZYNQ里面设置终端100Ω电阻，有出现ZYNQ内部的锁相环无法稳定的锁住时钟，PLL的locked引脚在不拉高的情况下，用示波器看到的输入到ZYNQ的时钟波形为： clk_p端：（可以看到只有500mv左右） clk_n端：（可以看到有2v左右） 在ZYNQ里面设置了终端电阻后：（可以看到变为了1.5V左右） 设置的方式如下

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