zyqn7000开发板学习笔记（二）

zyqn7000开发板学习笔记（二） PL例程2——PLL实验 PLL(phase-locked loop)，即锁相环。其功能是将FPGA系统的时钟分为不同的频率（分频或倍频），满足设计要求。zyqn7000开发板中fpga部分与xilinx7系列相同，使用专用的全局和区域IO和时钟资源来管理设计中各种时钟需求，即CMT(clock management tiles)，其功能包括时钟合成，倾斜校正

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