关于FIFO的一些问题

Q1：RDCLK和WRCLK差距较大时，是否会造成multi-bit的问题？是否会造成跳过了full而full+1的状态漏过满？ A1：总结一下几点：https://zhuanlan.zhihu.com/p/22681019              1.慢时钟采快时钟会出现漏采，虽然不会出现功能错误，但是将空满新号的判断变得更为保守，效率因此会i降低。             2.由于出现漏采，

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