一、结构：MMCM和PLL架构
mixed-mode clock manager (MMCM)，phase-locked loop (PLL)oop
这两种primitive架构不一样，MMCM实现更复杂一些，具备更多的features。设计
MMCM能够实现Spread Spectrum和差分输出，最多能够出7个clock，PLL最多6个。倍频分频的方式也不一样。3d
二、动态配置：Dynamic Reconfigblog
容许user经过控制接口改变clock接口
三、配置接口：AXI4Lite和DRP资源
控制接口能够是AXI总线的，也能够是厂家的DRP接口。根据逻辑设计须要选择。it
dynamic reconfiguration port (DRP)io
四、其余Optionsclass
a、Phase Duty Cycle Config
相位和占比也能够配置，代价是资源占用成倍增长。
b、Write DRP registers
至关于用AXI接口直接控制DRP的寄存器，主要优势是在接口这块能够不使用DSP资源。
可是也会缺乏一些可选配置，同时偏移地址不一样。好比AXI-0x200位置对主频的从新配置，在DRP-0x300中就没有。
对clkout的三项配置都同样。
reg配置完成了，往使能寄存器中写0x03，让配置生效。
个人需求：经过ps动态配置，频率档位越细越好，占比可变，但同时也但愿资源占用尽可能少点。
因此选择：DynamicReconfig、AXI4Lite、Phase Duty Cycle Config。